ترجمه مقاله جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى

الکترونیک برق برق الکترونیک تراشه هاى نیمه هادى ترجمه سلیس روان مقاله ترجمه مقالات انگلیسی ترجمه مقالات لاتین ترجمه مقاله جمع کننده کامل 1 بیتی زیر آستانه ای فناوری تراشه هاى نیمه هادى دانلود اصل مقاله لاتین دانلود رایگان مقاله انگلیسی برق دانلود رایگان مقاله لاتین دانلود مقالات لاتین برق دانلود مقاله انگلیسی برقو الکترونیک ترجمه دانلود مقاله مهندسی برق الکترونیک فناوری تراشه هاى نیمه هادى word

عنوان اصلی: ١-Bit Sub Threshold Full Adders in ۶۵nm CMOS Technology

ترجمه عنوان: جمع کننده کامل ١ بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى اکسید فلزى تکمیلى۶۵ نانومتری.

موضوع: برق و الکترونیک

فرمت فایل: WORD (قابل ویرایش)

تعداد صفحه: ١٣

چکیده

در این مقاله، جمع کننده کامل (FA) نوینی ارائه می‌گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده‌ای طراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه زیرآستانه‌ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS ۶۵ نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود ۵ تا ٢٠ درصدی را در بازه فرکانسی ١Khz تا ٢٠MHz و ولتاژهای تغذیه زیر ٠.٣V نشان میدهد.

مقدمه

تغییر مقیاس ولتاژ تغذیه یکی از موثرترین راهها در کاهش مصرف توان مدارهای دیجیتال است.کارایی این روش بعلتوجود رابطه درجه دوم میان مصرف توان دینامیک و ولتاژ تغذیه می باشد. اما در این روش، عملکرد مدار به خاطر رابطه معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه را در فرایندهای زیرمیکرونی عمیق برای رفع این مشکل کاهش می دهند. کاهش ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه می‌گردد که امکان استفاده از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی - با کران نویز قابل قبول می دهد. بدون اعمال روشهای خاص، عملکرد زیرآستانه ای سبب کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. جریان مورد ارزیابی در این حالت، جریانی است که در ولتاژ گیت سورس کوچکتر یا مساوی ولتاژ آستانه و ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد.

دانلود «ترجمه مقاله جمع کننده کامل ...»